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Identify基于RTL级的在线调试工具

    如今,对一个 FPGA设计进行全面的功能验证变得越来越复杂。目前一些高端FPGA的容量使得它们可以具有和一部分ASIC设计相当的功能复杂度。传统的、诸如仿真器这样的验证手段太慢,而且无法进行在线测试;而从FPGA内部取出比特级信号以供观测的调试方法又相当浪费时间。Synopsys Identify RTL级调试工具提供了解决这种验证烦恼的方案。它可以使您在系统全速运行时,在RTL源码级,对FPGA进行在线调试工作。

   使用Identify调试的流程

        Identify软件有InstrumentorDebugger两部分。在调试前,通过Instrumentor设定需要观测的信号和断点信息,然后进行综合,布局布线。最后,通过Debugger进行在线调试。

   在线的、全速的、RTL级的调试工具

        Identify工具允许FPGA设计者以一种类似于RTL仿真器的方式对硬件进行调试。在这种方式下,设计者可以在RTL源码中直接控制硬件的触发点,并且可以在源码中直接看到采集上来的数据。这种便利使得定位复杂功能问题的时间大大的缩短,常常可以将本来所需的几周到几个月的时间,缩短到只有几天。另一方面,在已有的设计中使用Identify非常方便。首先,Identify Instrumentor工具可以给原始的HDL源码添加测试点,并输出一个新的RTL源码。这个新的源码交给正常的综合、布局、布线流程处理,生成新的FPGA设计结果。当FPGA下载完成后,就可以使用Identify Debugger,与工作中的FPGA进行通信,并设定相应的触发条件,观测取样值。

   如何以更快速的方法进行调试

    通过Identify,设计者能使用更灵活的方式设置信号的触发条件。设计者既可以以信号的电平或跳变作为触发条件,也可以以RTL代码中诸如CASEIF这样的分支语句作为触发条件。通过使用Identify工具,触发条件的设置变得非常的方便,并且由于可以精确地设定触发条件,用户不再需要占用大量FPGA内的存储空间来保存测试点数据。当所需要的触发条件非常复杂时,Identify可以借助TCL文件提供无穷的触发条件链,这便有了完全的灵活性。Identify工具提供了一个与RTL仿真工具类似的调试环境,但同时被调系统由于工作在实时的速度,而且可以使用系统中真实存在的激励条件,这都给调试工作带来了即时的方便。

   增量设计流程

    对于Xilinx的器件,当需要改变想要观测的信号时,可使用增量设计流程,从而在增加调试灵活性的基础上使调试进程大大缩短。

    在该流程中,只需在Instrumentor中修改所要观测的信号,并保存结果,Identify会自动调用ISEFPGA Editor修改网表文件。因此,不需要重新进行综合和布局布线。从而在很短的时间内修改观测信号。

 
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